韩食小神厨
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口此后VHDL在电子设计领域得到了广泛的认可，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
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Very high speed integrated Hardware Description Language (VHDL)-是IEEE,工业标准硬件描述语言-用语言的方式而非图形等方式描述硬件电路容易修改容易保存-特别适合于设计的电路有:复杂组合逻辑电路,如:-译码器,编码器,加减法器,多路选择器,地址译码器…...状态机等等……..VHDL的功能和标准 VHDL 描述-输入端口-输出端口-电路的行为和功能VHDL有过两个标准:-IEEE Std 1076-1987 (called VHDL 1987)-IEEE Std 1076-1993 (called VHDL 1993)Altera VHDLAltera Max+Plus II 支持VHDL 1987 and 1993两者版本Max+Plus II 只支持上述两种IEEE standard VHDL语言的可综合子集关于VHDL超高速集成电路(VHSIC)硬件描述语言IEEE 标准高级的硬件行为描述语言尤其适合描述大的或者复杂的设计可以在文本编辑器中使用"Insert VHDL Template"功能插入VHDL模板怎样使VHDL程序变成实用电路VHDL文本编辑器VHDL综合器FPGA/CPLD适配器FPGA/CPLD编程下载器FPGA/CPLD器件和电路系统时序与功能仿真器VHDL仿真器ALTERACadenceExemplarSynopsysSynplicityViewlogic…...VHDL 设计流程:V-S-F-PVVHDLEntryUse any Text Editor to input your designSSynthesisUse any VHDL Compiler to convertyour language designto Gate level withoptimization in termof Speed / AreaFFittingArchitecture SynthesisTo map the logicto Altera Device Architecturee.g. LUT, Carry/Cascade Chain,EAB......(further logic optimization)PPerogr.DownLoadConfigure/Programming the Altera Deviceand do on board debugging,prototyping or productionA,用VHDL设计一个2选1多路通道C,用VHDL设计4位加法器D,用VHDL设计4位计数器E,用VHDL设计7段16进制译码器通过实例学VHDLB,用VHDL设计一个D触发器STEP BY STEP,I'II WIN!F,用VHDL设计状态机A,设计一个2选1多路通道程序包实体结构体信号传输符号信号传输符号VHDL基本语法小结1库和程序包:IEEE库,STD_LOGIC_1164程序实体: ENTITY name …END ENTITY 端口信号模式: IN ,OUT,INOUT,BUFFER信号数据类型,和信号传输符号"<= ":STD_LOGIC,BIT,INTEGER,BOOLEA结构体: ARCHITECTURE name OF entity_name…END ARCHITECTURE;文件存盘取名: MUX21.VHDB,用VHDL设计一个D触发器ddf1引进内部节点信号进程和敏感信号检测CLK上升沿将数据输出端口顺序语句比较用4种不同语句的D触发器VHDL程序LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY tdff ISPORT(clk, d: in std_logic;q : out std_logic);END tdff;architecture behaviour OF tdffIBEGINPROCESSBEGINwait until clk = '1';q <= d;END PROCESS;END behaviour;Entity test1 isport (clk, d : in bit;q : out bit);end test1;architecture test1_body of test1 isbeginprocess (clk)beginif (clk = '1') thenq <= d;end if;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit;q : out bit);end test1;architecture test1_body of test1 isbeginprocess (clk,d)beginif rising_edge(clk) thenq <= d;end if;end process;end test1_body;VHDL基本语法小结2定义信号SIGNAL:SIGNAL A1 : STD_LOGIC预定义属性EVENT:CLK'EVENT PROCESS语句结构: 顺序语句,行为描述语句敏感信号表,PROCESS语句特点IF语句,不完整性IF语句特点时序电路描述时钟上升沿测试语句结构:CLK'EVENT AND CLK = '1 'C,用VHDL设计4位加法器为什么要用这个程序包 为什么要用这个程序包 注意标准逻辑位矢量的表达方式!注意标准逻辑位矢量的表达方式!并行赋值语句并行赋值语句加数加数被加数被加数低位进位低位进位和和溢出进位溢出进位8位被加数8位被加数8位加数8位加数进位进位8位和8位和溢出进位溢出进位VHDL基本语法小结3预定义运算符加载函数:STD_LOGIC_UNSIGNED程序包;标准逻辑位矢量数据类型: STD_LOGIC_VECTOR( 7DOWNTO 0) 并置操作符:"& "a <= '1' &'0' &b(1) &e(2)IF a &d = "10100011" THEN并行赋值语句总线连接的原理图画法D,用VHDL设计4位计数器AB01010101取整数数据类型,为什么 取整数数据类型,为什么 整数取值范围整数取值范围端口信号模式取BUFFER,为什么 端口信号模式取BUFFER,为什么 注意整数和位的不同表达方式!注意整数和位的不同表达方式!定输出信号数据类型为整数类型:INTEGER,必须定义整数取值范围,RANGE 15 DOWNTO 0VHDL基本语法小结4端口信号模式取缓冲型:BUFFER 整数和位的表达方式:1 + 5 ;'1';"1011"号加号算术符的适用范围:Q <= Q + 1 ;位矢量的表达:INTEGER,STD_LOGIC_VECTER修改后的程序运算符加载注意,信号端口模式和数据类型的改变!注意,信号端口模式和数据类型的改变!注意,引进内部信号矢量!注意,引进内部信号矢量!4位锁存器组合电路加1器锁存信号输出反馈4位计数器设计小结用两种不同的表达方式描述同一计数器后一种表达方式更具一般性计数器由组合电路模块和时序电路模块构成加1组合电路,锁存器;计数时钟其实是锁存信号BUFFER并非是一种特殊的硬件端口结构,只是一种功能描述.注意BUFFER与INOUT不同.E,用VHDL设计7段16进制译码器用CASE语句完成真值表的功能向7段数码管输出信号,最高位控制小数点注意,此语句必须加入注意,此语句必须加入4位加法计数器4位加法计数器7段译码器7段译码器8位总线输出8位总线输出信号输出信号输出VHDL基本语法小结5定义信号SIGNAL:SIGNAL A1 : STD_LOGIC;预定义属性EVENT:CLK'EVENT PROCESS语句结构: 顺序语句,行为描述语句号敏感信号表,PROCESS语句特点:STD_LOGIC,BIT,INTEGER,BOOLEAIF语句,不完整性IF语句特点时序电路描述
