小李飞刀xy
考试条件：
1、中专毕业：在同专业或相近专业岗位上见习期满1年，可认定为技术员， 再从事专业技术工作4年，可认定助理工程师。
2、大专毕业：在同专业或相近专业岗位上见习期满1年，可认定为技术员，再从事专业技术工作2年,可认定为助理工程师。
3、大学本科毕业：在同专业或相近专业岗位上见习期满1年，可认定为助理工程师,再从事专业技术工作4年可晋升工程师(中级)。
考试时间：
每年组织二到三次集中考试，考生参加考试的具体时间、地点以准考证为准。
报名方法：
报考人员须携带有效证件（身份证、护照）的原件和复印件，填写报名表，由考场人员将报名信息现场录入计算机。报考信息必须准确、完整，并经报考人员核对、签字确认(照片信息的采集，在入场考试前进行)。准考证在报名当场打印发放。
考试注意事项：
（1）应考人员必须在本年度内并在同一考点通过所有规定科目（模块）的考试，方可取得合格证书，否则成绩均作无效处理。首次考试的应考人员可根据考点的报名情况和本人意愿自行慎重选择考点。
（2）在乡镇所属单位工作的专业技术人员在评聘专业技术职务时，其计算机应用能力考试，也作为必备条件之一。
（3）取得博士学位后三年内评聘专业技术职务（职称）的人员，可以免试。
（4）在境外取得博士学位的留学人员，凭我外使（领）馆出具的留学证明，回国三年内评聘专业技术职务（职称）的，可以免试。
（5）通过全国计算机技术与软件专业技术资格（水平）中高级考试的，可以免试。
参考资料：百度百科-工程师职称考试
josephine383
1、初级工程师证与国家注册师考试不同，工程师、经济师、统计师、会计师、政工师不是靠考出来的，而由省人事厅、省职称改革工作领导小组办公室的任职资格评审委员会通过评审出来的。 2、初级工程师证申报程序及手续：（1）对拟申报职称人员进行资格审核，查验，发放《初级专业技术职务任职资格申报表》空白表；（2）本人填写《初级专业技术职务任职资格申报表》一式二份；（3）单位人事部门对其德、能、勤、绩进行全面考核，经考核合格的，将有关材料报市人才市场。（4）市职称办审核后，下发任职资格文件和资格证书。
小巴布2016
根据《关于2018年度公路水运工程试验检测专业技术人员职业资格考试有关事项的通知》，考试流程如下：
1、网上报名。
在报名时间内，报考人员进行网上报名，填写相关信息、上传照片（1寸白底彩色证件照）、上传身份证件（有效期内正反面）、学历证书、工作年限证明等扫描件。其中，2001年及以后毕业的大专及大专以上学历的报考人员，还需在报考系统中上传学信网教育部学籍在线验证报告或二维验证码（在资格审核截止日期之前，应保证验证报告在有效期内）。填报个人信息应真实、准确、完整，报考行为将记入个人信用档案。
报名截止后，将关闭报名系统，不再接受报名。
2、报名现场确认。
各考试承办机构根据本考区报考情况确定报名现场确认时间。报考人员应在省级考试公告规定时间内携带考生报名表、身份证件、学历证书（学历验证报告）、工作年限证明（见附件4）、职业资格证书等报考材料原件、复印件到考试承办机构设置的报名点完成报名现场确认。
3、资格审核。
各考试承办机构应按报名条件严格开展资格审核工作。审核人员根据报名表网报号和验证码查询报考人员信息，进行资格审查。重点审查身份证件、学历证书、工作履历证明的真实性、准确性、完整性。审核的政策依据见本通知“考试报名条件”。上一年度通过资格审核的报考人员，报考相同级别的试验检测考试时，可不再进行资格审核。
台湾同胞报考试验检测考试的资格审核要求请参照《交通运输部职业资格中心关于向台湾同胞开放公路水运工程试验检测专业技术人员等两项职业资格考试有关事项的通告》(交通运输部职业资格中心第13号)。
4、组织考试。
考试承办机构根据国家安全保密和试验检测考试有关要求，做好考点布置、考务管理人员培训等考务工作。
考试中要加强监考和巡考力度，严肃考场纪律。
考试结束后，答题卡袋（内含答题卡、考生签到表、考场情况记录单）应在规定时间内通过机要通道寄送至部职业资格中心指定地点。试卷由各考试承办机构封存保管，不得对外公开，在考试合格人员名单公布后一个月内自行销毁。
扩展资料：
报名条件有关内容说明如下：
（一）学历学位。报名条件中有关学历和学位的要求是指国家教育部承认的正规学历和学位。
（二）学科门类。工学、理学、管理学学科专业门类划分参照教育部《普通高等学校本科专业目录》和《普通高等学校高等职业教育专科（专业）目录》。
（三）累计工作年限。指报考人员取得学历前后从事公路水运工程试验检测专业工作时间的总和，其计算截止日期为2018年12月31日。从事非公路水运工程试验检测工作的时间，不计入累计工作年限。
参考资料来源：交通运输部——关于2018年度公路水运工程试验检测专业技术人
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验证工程师的跃迁从入门到专业如下：
一、初出茅庐
很多自学者和转行同学早期的一个常见状态：熟悉一定数字电路基础，了解数字设计概念；能够看懂verilog，会写简单的verilog，D触发器之类的；会阅读简单的spec，理解产品手册需求和功能要求。
二、崭露头角
sv+uvm（前3-6个月），这是大部分从事dv工作者的建议，目前除了大型外企的某些岗位是使用c++来做pv的，可以说uvm已经成了硬通货了，这个阶段不求精通但求能用，可以不会搭建环境，但是得会构建场景。
三、渐入佳境
handle整个模块从release到RTL freeze到gatesim到tapeout以及post-silicon的整个过程，此时uvm对你来说已经不是难点了，虽然偶尔会因为uvm中某些奇怪的特性卡主，但大部分时间都在构思边界场景，以及如何提高覆盖率。
你已经可以对一些简单的设计漏洞自行debug，并给出你的修改意见，你会对designer的笔误十分反感。你会花大量的时间研究design spec，偶尔会看一看uvm的源码，会觉得uvm真的非常强大，同时会发现许多介绍uvm的书并不能涵盖一切应用场景。
此时，你最关心的是如何在deadline之前确保验证的完备性和验证的可靠性，如何使得一个测试用例随机出尽可能多的的复杂情况，如何使整个环境的自动化水平变高，如何优雅地写sequence，等等。
四、登堂入室
在deadline之前完成一个中等模块对你来说已经不是难事，你会时不时关心RTL在改版之后对环境和已有用例的影响，总会觉得上一次做的环境不够完美。你会用自己的方法实现覆盖率驱动验证，写环境和构建用例对你来说已经非常容易，你甚至会觉得这是一个体力活。
你会发现设计中的一些不合理的地方，比如fifo居然没有反压机制，支持outstanding的数量不够，数据带宽在某些情况下达不到要求，你会花更多的时间去完善testplan，会更多的关注体系结构和上层数据流动。
你已经不满足于基于uvm的simulation ，你会使用一些别的验证方法，比如使用形式验证+assertion的组合验证流控和多路访问的仲裁，与此同时你变得越来越“懒”，对自动化的要求越来越高。
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